摘要：研究了掃描結(jié)構(gòu)和測試功耗優(yōu)化技術(shù),考慮到現(xiàn)有的修改掃描單元結(jié)構(gòu)降低測試移位功耗的方法存在冗余開銷的問題,提出一種新的基于電路結(jié)構(gòu)的測試移位功耗優(yōu)化方法。該方法充分利用芯片內(nèi)部的電路結(jié)構(gòu),通過分析掃描單元的扇出結(jié)構(gòu)及其控制值,并根據(jù)分析結(jié)果和權(quán)重分配規(guī)則動態(tài)規(guī)劃掃描單元的優(yōu)化順序,減少處理掃描單元的數(shù)量,避免產(chǎn)生冗余的測試開銷。同時保證組合邏輯在移位過程中保持不翻轉(zhuǎn)或者盡量不翻轉(zhuǎn),從而達到降低測試移位功耗的目的。在ITC’99基準電路上的實驗結(jié)果表明,采用上述優(yōu)化方法后組合邏輯的移位功耗降低了8.18%到96.98%,時序邏輯的移位功耗降低了41.92%到71.74%,與現(xiàn)有修改掃描單元的方法相比,面積開銷節(jié)省了6.71%到20.95%。